基于FPGA的低抖动时钟锁相环设计方法

• 作者: 吴波 安书董 李明 王宛人 索晓杰
• 来源期刊: 航空计算技术
• 关键词: 锁相环 数字时钟管理器 FPGA 可移植性
• 年，卷（期）: 2017,（6）
• 所属期刊栏目: 计算机应用
• 页码范围: 109-111
• 页数: 3页
• 分类号: TN911.8|TN702
• 语种: 中文
• DOI: 10.3969/j.issn.1671-654X.2017.06.026

摘要

锁相环作为FPGA内部重要的资源,已经广泛应用于各种系统中.首先介绍FPGA内部的时钟资源数字时钟管理器(DCM)和锁相环(PLL),随后采用FPGA逻辑调用PFGA内部PLL核,对锁相环的设计方法进行了探讨,最终通过示波器进行验证.同时,系统逻辑设计滤波,可以对输出时钟进行滤波,降低系统时钟抖动.系统具有一定的移植性,为系统调用PLL核提供一种方法.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	索晓杰		5	8	2.0	2.0
2	李明		9	10	2.0	2.0
3	安书董		5	8	2.0	2.0
4	吴波		5	5	2.0	2.0
5	王宛人		1	3	1.0	1.0