V4系列FPGA全局时钟缓冲器的内建自测试研究

• 作者: 周道逵 宋林峰 董宜平 谢达
• 来源期刊: 电子与封装
• 学科: 工学
• 关键词: 内建自测试 时钟树
• 年，卷（期）: 2017,（8）
• 所属期刊栏目: 封装、组装与测试
• 页码范围: 8-12
• 页数: 5页
• 分类号: TN407
• 字数: 2557字
• 语种: 中文

摘要

提出一种新的基于V4系列FPGA全局时钟缓冲器的内建自测试方法.目前关键时钟缓冲器内建自测试正面临巨大的挑战,时序问题是目前发现的时钟缓冲器内建自测试的主要问题.由于时钟缓冲器输入端的同步开关会产生不同的相移,使得正常的器件内建自测试中产生故障指示.此外,目前时钟缓冲器内建自测试使用的是普通的布线资源连接时钟信号,而不是使用专用的时钟布线资源,这种方法会加剧时序问题.提出一种改良的方法去解决内建自测试的时序问题,并讨论这种方法对于可测试的最大时钟频率和总测试时间的影响.所有测试环节均在V4系列FPGA上实现.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	董宜平	中国电子科技集团公司第五十八研究所	9	12	2.0	3.0
2	谢达	中国电子科技集团公司第五十八研究所	8	9	2.0	3.0
3	宋林峰	中国电子科技集团公司第五十八研究所	2	3	1.0	1.0
4	周道逵	中国电子科技集团公司第五十八研究所	2	2	1.0	1.0