一种新型的FPGA实现RS422串口通信方法

• 作者: 刘杰 李军武 梁晓鹏 臧炜
• 来源期刊: 计算机测量与控制
• 关键词: RS422 FPGA DSP Verilog HDL
• 年，卷（期）: 2017,（3）
• 所属期刊栏目: 设计与应用
• 页码范围: 191-194
• 页数: 4页
• 分类号: TP3
• 语种: 中文
• DOI: 10.16526/j.cnki.11-4762/tp.2017.03.052

摘要

在FPGA实现RS422串口通信的常用方法中经常遇到诸多问题,如FIFO深度读取不正确、FIFO写数据端口与读数据端口时序竞争、多个模块间信号延时导致FPGA亚稳态等问题,因此设计了一种新型的RS422串口通信实现方法;该方法通过利用寄存器数组作为循环缓存代替FIFO,利用计数器代替传统的波特率产生模块,把常用方法中的多个模块整合成一个模块,只采用一个主时钟,所有寄存器的时钟输入端共享一个时钟,对FPGA逻辑与时序进行了有效约束,避免了FPGA中亚稳态产生;试验结果表明该方法实现的RS422串口通信高速、可靠、稳定,并且利用FPGA实现RS422串口通信,可使整个系统更为灵活、紧凑,减小整个电路的体积,提高系统的可靠性和稳定性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	梁晓鹏		5	16	2.0	4.0
2	刘杰		5	17	2.0	4.0
3	李军武		3	10	1.0	3.0
4	臧炜		1	10	1.0	1.0