双核SoC芯片扫描链测试设计与实现

• 作者: 刘广东 徐浩然 石国帅
• 来源期刊: 计算机测量与控制
• 关键词: 可测性设计 扫描链测试 双核 片上时钟控制
• 年，卷（期）: 2017,（4）
• 所属期刊栏目: 测试与故障诊断
• 页码范围: 15-17,33
• 页数: 4页
• 分类号: TN407
• 语种: 中文
• DOI: 10.16526/j.cnki.11-4762/tp.2017.04.005

摘要

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路;根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案:利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路;扫描链测试支持固定型故障测试和时延相关故障测试;针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试;采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6％,时延故障测试覆盖率可以达到84.9％,满足芯片测试覆盖率要求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘广东		1	0	0.0	0.0
2	石国帅		1	0	0.0	0.0
3	徐浩然		1	0	0.0	0.0