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摘要:
对多核片上系统(MPSoC)而言,随着集成度和性能的提升,时钟网络的结构愈发重要.研究了基于结构建模的多路全局/局域时钟网络的结构建模与分析.通过建立多级级联,分别从主干、支干和接入三层对时钟网络的结构进行建模.针对运算单元接入数、单行中肋排数目、运算单元中输入时钟数目以及时钟区域数等几方面,评估了时钟网络性能.以Stratix V E FPGA为例对时钟网络综合分析,分析结果表明,四象限的对称结构权衡了多项性能指标,是最优的时钟网络结构,可以作为一种通用结构应用在目前主流MPSoC上.
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文献信息
篇名 多核片上系统时钟网络结构模型与仿真分析
来源期刊 测控技术 学科 工学
关键词 多核片上系统 时钟网络 仿真分析
年,卷(期) 2017,(8) 所属期刊栏目 计算机与控制系统
研究方向 页码范围 94-98
页数 5页 分类号 TP391
字数 3484字 语种 中文
DOI
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测控技术
月刊
1000-8829
11-1764/TB
大16开
北京2351信箱《测控技术》杂志社
82-533
1980
chi
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