基于FPGA的低硬件复杂度的极化码编码实现方案

• 作者: 周秉毅 谢跃雷 陈紫强 黄志成
• 来源期刊: 桂林电子科技大学学报
• 学科: 工学
• 关键词: 极化码编码 克罗内克积 FPGA 面积优化
• 年，卷（期）: 2018,（6）
• 页码范围: 448-452
• 页数: 5页
• 分类号: TN911.22
• 字数: 3229字
• 语种: 中文
• DOI: 10.3969/j.issn.1673-808X.2018.06.004

摘要

为了降低极化码编码硬件电路的成本并提高编码结构的灵活性,从面积优化的角度,提出了一种基于FPGA的低硬件复杂度的极化码编码实现方案.采用复用结构替换极化码编码中硬件复杂度较高的直接并行克罗内克积运算结构,并将其封装成可以实现任意维数克罗内克积运算的IP核.实验结果表明,当基矩阵为2阶时,实现最小运算单元所需的寄存器数量降低至原来的1/4,整体硬件复杂度降低至与码长呈线性关系的复杂度.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	谢跃雷	桂林电子科技大学认知无线电与信息处理省部共建教育部重点实验室	56	180	7.0	10.0
2	陈紫强	桂林电子科技大学认知无线电与信息处理省部共建教育部重点实验室	45	131	7.0	9.0
3	周秉毅	桂林电子科技大学认知无线电与信息处理省部共建教育部重点实验室	2	0	0.0	0.0
4	黄志成	桂林电子科技大学认知无线电与信息处理省部共建教育部重点实验室	2	1	1.0	1.0