Turbo译码器基于组合逻辑电路的低复杂度Log-MAP算法

• 作者: 李秀朋 王东
• 来源期刊: 无线电通信技术
• 学科: 工学
• 关键词: 组合逻辑电路(CLC) 对数最大后验概率(Log-MAP) Turbo编码
• 年，卷（期）: 2018,（3）
• 所属期刊栏目: 信息传输与接入技术
• 页码范围: 263-267
• 页数: 5页
• 分类号: TN911
• 字数: 2354字
• 语种: 中文
• DOI: 10.3969/j.issn.1003-3114.2018.03.09

摘要

自Turbo编码问世以来,为了实现较低复杂度和优良比特误码率(BER)性能的Turbo译码器,已经有多种简化的对数最大后验概率(Log-MAP)算法被提出.针对Log-MAP算法,提出了一种基于组合逻辑电路(CLC)的复杂度很低的硬件实现架构.该CLC架构可以应用于所有现有的简化Log-MAP算法,只需将其中用于计算fc的算术模块替换为逻辑电路.通过仿真及FPGA实现验证了在相同BER性能下,使用提出的架构可以节约多达30％的硬件资源.此外,该CLC架构无需关注fc是否能用一个简单的函数描述即可硬件实现Log-MAP算法.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	李秀朋	中国电子科技集团公司第五十四研究所	4	10	2.0	3.0
2	王东	中国电子科技集团公司第五十四研究所	17	38	4.0	5.0