基本信息来源于合作网站,原文需代理用户跳转至来源网站获取       
摘要:
针对JESD204B协议规定的接收系统的同步问题,提出了一种针对子类1的四字节并行处理实现方案.将数据流中提取的控制信息与数据信息并行处理,简化了接收系统中各种同步的处理过程,同时将电路工作时钟频率从1.25 GHz降低到312.5 MHz,简化了CMOS实现工艺要求.采用Verilog HDL实现并与XILINX官方IP核进行了对接验证,还在Design Compiler平台采用TSMC 65 nm工艺进行综合,结果表明:该设计方案在功能,工作频率等方面均能够满足JESD204B协议要求.
推荐文章
JESD204 B协议中发送端同步电路设计与实现
电路设计
JESD204B同步电路
Verilog HDL设计
SerDes接口
基于JESD204协议的AD采样数据高速串行传输
机载通信终端
小型化
JESD204
高速串行传输
基于JESD204 B的射频信号高速采集系统设计
高速采集系统
JESD204B
FPGA
正交解调
乒乓操作
内容分析
关键词云
关键词热度
相关文献总数  
(/次)
(/年)
文献信息
篇名 JESD204 B接收系统同步技术研究与实现
来源期刊 电子器件 学科 工学
关键词 通信技术 JESD204B 四字节并行处理 同步技术 高速串行接口
年,卷(期) 2018,(6) 所属期刊栏目 电子电路设计分析及应用
研究方向 页码范围 1566-1571
页数 6页 分类号 TN919.3
字数 4298字 语种 中文
DOI 10.3969/j.issn.1005-9490.2018.06.042
五维指标
传播情况
(/次)
(/年)
引文网络
引文网络
二级参考文献  (3)
共引文献  (6)
参考文献  (5)
节点文献
引证文献  (2)
同被引文献  (4)
二级引证文献  (0)
2005(1)
  • 参考文献(0)
  • 二级参考文献(1)
2006(1)
  • 参考文献(0)
  • 二级参考文献(1)
2007(1)
  • 参考文献(0)
  • 二级参考文献(1)
2009(1)
  • 参考文献(1)
  • 二级参考文献(0)
2011(1)
  • 参考文献(1)
  • 二级参考文献(0)
2014(1)
  • 参考文献(1)
  • 二级参考文献(0)
2015(1)
  • 参考文献(1)
  • 二级参考文献(0)
2016(1)
  • 参考文献(1)
  • 二级参考文献(0)
2018(0)
  • 参考文献(0)
  • 二级参考文献(0)
  • 引证文献(0)
  • 二级引证文献(0)
2020(2)
  • 引证文献(2)
  • 二级引证文献(0)
研究主题发展历程
节点文献
通信技术
JESD204B
四字节并行处理
同步技术
高速串行接口
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
电子器件
双月刊
1005-9490
32-1416/TN
大16开
南京市四牌楼2号
1978
chi
出版文献量(篇)
5460
总下载数(次)
21
总被引数(次)
27643
论文1v1指导