基于Verilog HDL语言的FPGA浮点数加减法运算的实现

• 作者: 谢文彬
• 来源期刊: 机电信息
• 关键词: 浮点运算 Verilog HDL语言 现场可编程门阵列 仿真
• 年，卷（期）: 2018,（24）
• 所属期刊栏目: 工艺与技术
• 页码范围: 92-93,95
• 页数: 3页
• 字数: 1293字
• 语种: 中文

摘要

针对数控系统中刀具补偿、插补计算常采用浮点运算的问题,基于FPGA技术特点,采用Verilog HDL语言实现32位浮点数的加减法运算,并通过仿真,验证其正确性.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	谢文彬		4	4	2.0	2.0