基于FPGA的全数字延时锁相环的设计

• 作者: 单长虹 李锐 田帆 邓贤君
• 来源期刊: 现代电子技术
• 关键词: 全数字延时锁相环 锁相精度 时钟延时 QuartusⅡ 现场可编程门阵列 电路仿真
• 年，卷（期）: 2019,（6）
• 所属期刊栏目: 电子与信息器件
• 页码范围: 69-71,75
• 页数: 4页
• 分类号: TN402-34
• 语种: 中文
• DOI: 10.16652/j.issn.1004-373x.2019.06.017

摘要

针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析.仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器、存储器与通用IC设计中.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	单长虹		31	244	8.0	14.0
2	邓贤君		45	70	4.0	6.0
3	李锐		2	21	2.0	2.0
4	田帆		3	4	1.0	1.0