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摘要:
针对传统引信感应装定系统中未能进行差错控制编码而在接收端出现码元传输错误不能进行纠错的问题, 基于FPGA设计了一套应用于引信装定系统的高速RS (15, 9) 编码器.RS码是线性分组码中一种典型的纠错码, 既能纠正随机错误又能纠正突发错误, 在现代通信领域中越来越受到重视.介绍了RS编码器的设计方法, 优化了其中乘法器的设计, 并利用Verilog语言在QuartusII 12.1上实现了功能仿真, 仿真结果与理论分析一致.利用Altium Designer设计了FPGA最小系统电路, 实现了程序与硬件的联调, 完成了RS编码器的设计.
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内容分析
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文献信息
篇名 基于FPGA的引信感应装定RS编码器设计
来源期刊 电子测量技术 学科 工学
关键词 FPGA RS编码 引信装定
年,卷(期) 2019,(1) 所属期刊栏目 应用天地
研究方向 页码范围 112-115
页数 4页 分类号 TN911
字数 语种 中文
DOI 10.19652/j.cnki.femt.1801109
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 王鹏 139 401 10.0 16.0
2 张欣伟 2 0 0.0 0.0
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研究主题发展历程
节点文献
FPGA
RS编码
引信装定
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
电子测量技术
半月刊
1002-7300
11-2175/TN
大16开
北京市东城区北河沿大街79号
2-336
1977
chi
出版文献量(篇)
9342
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50
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46785
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