智能卡芯片中ESD的设计

• 作者: 马和良
• 来源期刊: 集成电路应用
• 学科: 工学
• 关键词: 集成电路设计 静电放电 智能卡 TLP测试
• 年，卷（期）: 2019,（10）
• 所属期刊栏目: 研究与设计
• 页码范围: 7-8
• 页数: 2页
• 分类号: TN402|TN407
• 字数: 1788字
• 语种: 中文
• DOI: 10.19339/j.issn.1674-2583.2019.10.003

摘要

在智能卡的设计中,集成电路器件特征尺寸变得越来越小.目前主流的工艺是130 nm和90 nm,所面临的静电放电(ESD,Electro Static Discharge)挑战也越来越严峻.基于ESD研究背景,ESD故障机制和放电模型,ESD器件保护以及器件在布局上的ESD性能,对设计的ESD器件进行TLP实测,得出的结论在芯片的ESD设计中具有重要的参考意义.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	马和良		2	0	0.0	0.0