FPGA中适用于低位宽乘累加的DSP块

• 作者: 来金梅 樊迪 王健
• 来源期刊: 复旦学报（自然科学版）
• 学科: 工学
• 关键词: 现场可编程门阵列 数字信号处理 乘累加 低位宽
• 年，卷（期）: 2020,（5）
• 页码范围: 575-584
• 页数: 10页
• 分类号: TN403
• 语种: 中文

摘要

Xilinx和Intel生产的许多先进现场可编程门阵列(Field Programmable Gate Array,FPGA)中,通常采用具有较高的固定位宽乘法器的数字信号处理(Digital Signal Processing,DSP)模块,它们往往不能高效支持低位宽乘累加(Multiply Accumulate,MAC)运算.为解决这一问题,本文提出一种支持低位宽乘累加的新DSP块,在实现Xilinx DSP48E1功能的基础上,通过数据移位、乘法器拆分与后置加法器单指令流多数据流(Single Instruction MultipleData,SIMD)功能的配合,可以并行实现2个8-bit乘累加或2对共享乘数的4-bit乘累加,同时留出足够的保护位防止溢出.其中,乘法器拆分可减少部分积压缩时间,而新功能提高了DSP块利用率,从而使计算多个低位宽乘累加时所需DSP块数目变少,总使用面积减少.实验结果表明:与实现DSP48E1功能的基础DSP相比,新DSP计算速度提升了9％,当实现2倍数目的8-bit乘累加和实现4倍数目的共享乘数的4-bit乘累加时,DSP块使用总面积均减少40.8％,而单个DSP块面积增加18％.与其他文献中支持低位宽乘累加的DSP块相比,新DSP块对于4-bit乘累加的支持进一步增强,且改进方法更适应Xilinx DSP块的功能特点.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王健		145	835	15.0	20.0
2	来金梅		68	322	9.0	13.0
3	樊迪		1	0	0.0	0.0