基于互连线插值的时间数字转换器结构设计

• 作者: 周郭飞 杨宏
• 来源期刊: 核技术
• 学科: 工学
• 关键词: 时间数字变换器 互连线 延时链 延时估计
• 年，卷（期）: 2020,（7）
• 所属期刊栏目: 核电子学与仪器
• 页码范围: 40-46
• 页数: 7页
• 分类号: TL99|TN742.1
• 字数: 3605字
• 语种: 中文
• DOI: 10.11889/j.0253-3219.2020.hjs.43.070401

摘要

全数字锁相环(All-digital Phase Locked Loop,ADPLL)中时间数字转换器(Time-to-Digital Converter,TDC)用于测量数控振荡器(Digitally Controlled Oscillator,DCO)输出时钟和参考时钟之间分数相位差,其分辨率越高,环路的相位噪声特性越好.为了提升TDC的测量分辨率,提出了一种对工艺偏差不敏感的环形互连线插值的TDC结构.本文首先给出了基于互连线插值TDC的系统结构,然后提出了一种工艺偏差不敏感的互连线结构实现等延时方法,并给出了环形的版图布局方案,最后利用仿真对提出的等延时实现方法进行验证.实验结果表明:该方法即使是在0.18μm CMOS工艺下也能将TDC的分辨率提高至皮秒级.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨宏		6	44	2.0	6.0
2	周郭飞		3	0	0.0	0.0