一种基于BP最小和译码算法的IP核设计

• 作者: 彭端 李威
• 来源期刊: 现代电子技术
• 关键词: IP核设计 QC-LDPC译码器 最小和译码算法 串行译码结构 性能对比 仿真分析
• 年，卷（期）: 2020,（12）
• 所属期刊栏目: 电子与信息器件
• 页码范围: 27-29,34
• 页数: 4页
• 分类号: TN929.5-34
• 语种: 中文
• DOI: 10.16652/j.issn.1004-373x.2020.12.007

摘要

基于置信传播BP改进的最小和译码算法原理,依据IEEE 802.11ac标准进行QC-LDPC译码器IP核的设计.对传统BP译码算法的校验节点更新公式进行优化、改进,通过仿真性能对比,采用最小和译码算法设计实现译码器.该译码器采用串行译码结构,可节省硬件资源和开销.在Vivado 2016.4集成开发环境中通过Xilinx ZYNQ7020 FPGA芯片设计码长为648 bit、码率为1/2的QC-LDPC译码器.同时将FPGA实现的译码器输出与计算机仿真结果进行对比,仿真验证结果表明,译码器IP核设计正确合理.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	彭端	广东工业大学实验教学部	59	414	11.0	17.0
2	李威	广东工业大学信息工程学院	2	0	0.0	0.0