基于130 nm SOI工艺数字ASIC ESD防护设计

• 作者: 米丹 周昕杰 周晓彬
• 来源期刊: 半导体技术
• 关键词: 深亚微米 绝缘体上硅(SOI)工艺 全芯片 静电放电(ESD)防护 电源钳位 人体模型
• 年，卷（期）: 2021,（4）
• 所属期刊栏目: 半导体集成电路|Semiconductor Integrated Circuits
• 页码范围: 279-285
• 页数: 7页
• 分类号: TN492
• 语种: 中文
• DOI: 10.13290/j.cnki.bdtjs.2021.04.004

摘要

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.