基于FPGA的STT-MRAM信道虚拟实验平台设计

• 作者: 张小军 陈成官 郭华 张德学 周韬略
• 来源期刊: 实验科学与技术
• 关键词: 虚拟实验平台 FPGA 极化码 STT-MRAM信道
• 年，卷（期）: 2021,（2）
• 所属期刊栏目: 实验技术|Experiment Technology
• 页码范围: 1-6
• 页数: 6页
• 分类号: TN919
• 语种: 中文
• DOI: 10.12179/1672-4550.20200245

摘要

为了研究STT-MRAM信道的通信性能,采用Verilog HDL对该信道进行建模,以实现磁信道的读写错误率与磁隧道结高/低阻态的模拟.该文搭建了基于FPGA的虚拟实验平台,选用极化码作为信道编码方案,对信息序列进行编码,将编码序列在信道中传输,在接收端采用Fast-SSC进行译码,并通过PCIe接口实现上位机与FPGA的通信.该平台采用(256,220)极化码进行测试,每帧信道数据消耗2200个时钟,在Stratix V 5SGXEA7N2F45C2上实现,当工作频率为40 MHz时,平台测试速率可达4.19 Mb/s.