同步电路设计中CLOCK SKEW的分析

• 作者: 康军 张嗣忠 黄克勤
• 来源期刊: 电子器件
• 学科: 工学
• 关键词: clock skew 同步电路 时钟树 时钟信号
• 年，卷（期）: 2002,（4）
• 页码范围: 431-434
• 页数: 4页
• 分类号: TN402
• 字数: 2429字
• 语种: 中文
• DOI: 10.3969/j.issn.1005-9490.2002.04.024

摘要

Clock skew是数字集成电路设计中一个重要的因素.本文比较了在同步电路设计中0 clock skew 和非 0 clock skew时钟分布对电路性能的影响,分析了通过调整时钟树中CLOCK SKEW来改善电路性能的方法,从而说明非 0 clock skew 时钟分布是如何提高同步电路运行的最大时钟频率的.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张嗣忠	东南大学国家专用集成电路系统工程技术研究中心	10	147	3.0	10.0
2	康军	东南大学国家专用集成电路系统工程技术研究中心	2	14	2.0	2.0
3	黄克勤	南京经济学院计算机系	2	13	2.0	2.0