一种新型混合信号时钟延时锁定环电路设计

• 作者: 刘伯安 朱曼子
• 来源期刊: 微电子学与计算机
• 关键词: 延时锁定环(DLL) 电荷泵 数字鉴相器 压控延时线(VCDL)
• 年，卷（期）: 2007,（3）
• 页码范围: 154-157
• 页数: 4页
• 分类号: TN4
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2007.03.043

摘要

给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案.该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现.设计中的数字电路控制模块,通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制,从而得到所需的延时.该电路不会累积相位误差,具有良好的噪声敏感度.电路采用0.18 μm的CMOS工艺,工作电压1.5V,可管理的时钟信号最高频率为360MHz,延时范围为1T,延时精度为T/32.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	朱曼子	清华大学微电子学研究所	1	4	1.0	1.0
2	刘伯安	清华大学微电子学研究所	16	65	5.0	7.0