一种基于VHDL的线性卷积快速算法

• 作者: 陈悦
• 来源期刊: 实验科学与技术
• 学科: 工学
• 关键词: 分段卷积 实时 重叠相加法 VHDL语言
• 年，卷（期）: 2007,（5）
• 所属期刊栏目: 实验技术
• 页码范围: 6-8
• 页数: 3页
• 分类号: TN911.72|TP301.6
• 字数: 1934字
• 语种: 中文
• DOI: 10.3969/j.issn.1672-4550.2007.05.003

摘要

传统的线性卷积方法在处理实际工程中经常遇到输入序列具有较长特续时间的情况时,无法达到信号"实时"处理的要求.一般采用分段卷积的思想完成设计.文章设计了一种基于 VHDL 的快速线性卷积的模块.该模块以 XILINX 公司的FPGA 芯片 VIRTEX2V3000 作为控制和处理核心, 经检验该方法正确且能很好地满足对信号进行实时处理的要求.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	陈悦	南京航空航天大学金城学院	21	70	6.0	7.0