基于Verilog HDL的FIR数字滤波器设计与仿真

• 作者: 江健康
• 来源期刊: 科技与创新
• 关键词: CPLD/FPGA Verilog HDL FIR 仿真
• 年，卷（期）: 2007,（8）
• 所属期刊栏目: PLD CPLD FPGA应用
• 页码范围: 206-207
• 页数: 2页
• 分类号: TP331.2
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2007.08.085

摘要

本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点;结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合;利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	江健康		1	19	1.0	1.0