H.264/AVC解码端帧内预测的设计与实现

• 作者: 于映 胡林锋
• 来源期刊: 科技与创新
• 关键词: H.264 帧内预测 流水线 并行化
• 年，卷（期）: 2009,（9）
• 所属期刊栏目: 图像处理
• 页码范围: 284-286
• 页数: 3页
• 分类号: TN402
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2009.09.119

摘要

本文根据H.264/AVC标准中帧内预测的特点,分析了帧内预测的所有预测模式.提出了一种适合于帧内预测的硬件电路结构,有效地减少了电路面积,并提高了解码的性能.该帧内预测硬件电路,使用Verilog HDL硬件描述语言编写代码,同时进行了仿真和验证,并在0.18um CMOS工艺库下进行综合,最高频率能够达到142 MHz.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	胡林锋	福建福州大学物理与信息工程学院	1	3	1.0	1.0
2	于映	江苏南京邮电大学通信工程学院	1	3	1.0	1.0