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一种自动生成状态机RTL代码的方法
EDA
状态机
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Verilog HDL
XScale微架构代码级优化策略
嵌入式处理器
Xscale
代码级优化
嵌入式软件自动代码生成和代码整合方法研究
嵌入式软件开发
自动代码生成
代码整合
电动天窗控制
从Simulink模型自动生成VHDL代码--基于DSP Builder的FPGA设计流程
DSP Builder
Simulink
自动生成
FPGA设计流程
内容分析
关键词云
关键词热度
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文献信息
篇名 Synphony HLS为ASIC和FPGA架构生成最优化RTL代码
来源期刊 电子设计技术 学科
关键词 ASIC FPGA Synphony HLS
年,卷(期) 2009,(12) 所属期刊栏目 技术前沿
研究方向 页码范围 24
页数 1页 分类号
字数 998字 语种 中文
DOI 10.3969/j.issn.1023-7364.2009.12.009
五维指标
传播情况
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引文网络
引文网络
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2019(1)
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研究主题发展历程
节点文献
ASIC
FPGA
Synphony HLS
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
电子设计技术
月刊
1023-7364
11-3617/TN
16开
北京市
1994
chi
出版文献量(篇)
5532
总下载数(次)
6
总被引数(次)
1789
论文1v1指导