基于Verilog HDL的I2C总线分析器

• 作者: 巍蔚 王丽 高博 龚敏
• 来源期刊: 科技与创新
• 关键词: I2C总线 总线分析器 层次化设计 综合 逻辑分析仪
• 年，卷（期）: 2009,（8）
• 所属期刊栏目: 嵌入式系统应用
• 页码范围: 14-16
• 页数: 3页
• 分类号: TP
• 语种: 中文
• DOI: 10.3969/j.issn.1008-0570.2009.08.006

摘要

提出了采用Verilog HDL设计I2C总线分析器的方法.该I2C总线分析器支持三种不同的工作模式:被动、主机和从杌模式,并提供了嵌入式系统设计接口.通过硬件总体框架分析,分模块输入,经过仿真、逻辑综合和FPGA硬件验证表明,该总线分析器与其它常用接口方式相比具有低功耗、占用资源少和功能完备等特点,并较少占用微处理器指令周期,应用在医疗检测系统中解决了增加可靠扩展平台问题.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	龚敏		21	25	2.0	3.0
2	高博		7	11	2.0	2.0