重模多项式乘法在FPGA上的实现

• 作者: 冯春雨 王怀瑞 胡波 赵红芳
• 来源期刊: 东南大学学报（自然科学版）
• 学科: 交通运输
• 关键词: 重模多项式剩余类环 FPGA 集成电路
• 年，卷（期）: 2010,（z2）
• 页码范围: 318-322
• 分类号: U459.2
• 字数: 2462字
• 语种: 中文

摘要

为降低基于重模多项式剩余类环矩阵的密码算法中乘法运算占用的硬件资源量,提出了一种剩余类环上乘法的流水线实现方法.该方法选用数模为216,多项武模为4次首一多项式的重模多项式剩余类环,对流水线设计进行了数学推导,给出了重模多项式剩余类环上可综合乘法模块和不可综合测试模块的Verilog HDL代码,并利用ModelSim软件进行仿真测试.测试结果表明,此方法不仅能够提高乘法运算的速度,而且将16位乘法器的数目从28个降到8个,大大降低了硬件资源消耗量,使得重模多项式剩余类环上矩阵乘法在一般的硬件电路中得以实现,为该类密码算法的推广和应用奠定了基础.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王怀瑞	河北省科学院应用数学研究所	5	8	1.0	2.0
2	赵红芳		11	19	2.0	3.0
3	冯春雨		5	12	1.0	3.0
4	胡波	河北省科学院应用数学研究所	5	14	2.0	3.0