Dup-Pack:基于CRIS的FPGA装箱方法

• 作者: 周学功 张作舟 王伶俐 王颖 童家榕
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 装箱 电路改写 标准功能电路 现场可编程门阵列
• 年，卷（期）: 2012,（14）
• 所属期刊栏目: 研发、设计、测试
• 页码范围: 63-67,157
• 分类号: TN47
• 字数: 5093字
• 语种: 中文
• DOI: 10.3778/j.issn.1002-8331.2012.14.014

摘要

设计了一种电路改写指令系统,并在CSPack算法的基础上提出了一种新的FPGA装箱方法Dup-Pack.Dup-Pack只需要改动指令流描述文件,就能实现对不同FPGA芯片的装箱.该方法采用将用户电路网表中的衍生逻辑单元替换为标准逻辑单元,再对标准逻辑单元进行装箱的方式,在实现高级逻辑功能装箱的情况下减少了样本电路总数.实验结果表明Dup-Pack的装箱结果相比较于T-VPack可减少11.26％的面积,在完成相同逻辑功能的情况下,较传统CSPack装箱速度提升2.77倍.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王颖	复旦大学专用集成电路与系统国家重点实验室	142	789	14.0	19.0
2	童家榕	复旦大学专用集成电路与系统国家重点实验室	56	284	9.0	13.0
3	周学功	复旦大学专用集成电路与系统国家重点实验室	22	201	8.0	13.0
4	王伶俐	复旦大学专用集成电路与系统国家重点实验室	33	124	6.0	9.0
5	张作舟	复旦大学专用集成电路与系统国家重点实验室	1	0	0.0	0.0