基于 LVDS的高速数据交换引擎 IP核设计

• 作者: 周泉 曹辉 杨靓 闫博
• 来源期刊: 微电子学与计算机
• 关键词: 现场可编程门阵列 串行解串 同步处理 低压差分信号 双倍数据速率
• 年，卷（期）: 2014,（8）
• 页码范围: 67-71
• 页数: 5页
• 分类号: TN402
• 语种: 中文

摘要

设计了一种基于LVDS的高速数据交换引擎IP核，并详细阐述了在FPGA上的实现原理和关键设计．该IP核能广泛适用于低速、高速FPGA中，测试结果表明，IP核的逻辑功能正确，可适应从spartan3A器件上时钟频率150 M Hz ，300 M b/s数据传输速率（1位模式，4位模式下达到1．2 Gb/s），到Virtex6器件上时钟频率500 M Hz ，1 Gb/s数据传输速率（1位模式，4位模式下达到4 Gb/s）．

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨靓		36	234	10.0	14.0
2	曹辉		4	4	1.0	1.0
3	闫博		2	1	1.0	1.0
4	周泉		2	1	1.0	1.0