基于AXI总线串行RapidIO端点控制器的FPGA实现

• 作者: 姚益武 安辉耀 张巍 李蕾 程玉华 陈宏铭
• 来源期刊: 北京大学学报（自然科学版）
• 学科: 工学
• 关键词: 串行RapidIO AXI总线 PIPE IP核
• 年，卷（期）: 2014,（4）
• 页码范围: 697-703
• 页数: 7页
• 分类号: TP336
• 字数: 3788字
• 语种: 中文
• DOI: 10.13209/j.0479-8023.2014.109

摘要

针对现代高性能嵌入式系统高速串行RapidIO (SRIO)信号接入的应用需求,提出一种基于AXI总线的SRIO端点控制器IP核设计方案.以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件,利用硬件设计实现SRIO接口电路.该方案采用合理的硬件结构,能够提高信息采集和输出的时效性.此外,AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中,可以在片内提供更高的数据传输带宽.利用SRIO协议实现的FPGA内置多DSP IP核,读写操作速率能稳定地达到每通道3.125 Gb/s,表明所提出的IP具有高性能.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张巍	北京大学信息科学技术学院	186	1090	17.0	24.0
2	李蕾	北京大学信息科学技术学院	49	665	10.0	25.0
3	安辉耀	北京大学信息科学技术学院	18	105	5.0	10.0
4	陈宏铭	北京大学信息科学技术学院	8	47	4.0	6.0
5	程玉华	北京大学信息科学技术学院	10	47	4.0	6.0
6	姚益武	北京大学信息科学技术学院	2	20	2.0	2.0