原文服务方: 微电子学与计算机       
摘要:
在信息安全领域,数据完整性和真实性是十分重要的.HMAC-MD5算法是实现数据完整性和真实性验证的一种算法.HMAC-MD5的软件实现性能较低,而它的 FPGA 硬件实现性能较高.为了提高 FPGA 实现的性能,提出了一种二合一的结构,处理512 bit 数据周期数降低至33拍,提高了吞吐率,同时能够支持 HMAC-MD5带密钥输入和不带密钥输入、单 MD5运算的模式选择.本设计在 Stratix III 器件上使用 QuartusII 13.0进行综合,在使用了预计算、微指令控制器、资源复用等优化策略之后,最终综合出时钟频率为100 MHz,吞吐率达到1.55 Gb/s,逻辑资源使用为1120 ALUTs.
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文献信息
篇名 HMAC-MD5的 FPGA 优化与实现
来源期刊 微电子学与计算机 学科
关键词 HMAC-MD5 FPGA 吞吐率
年,卷(期) 2015,(9) 所属期刊栏目
研究方向 页码范围 100-104
页数 5页 分类号 TN49
字数 语种 中文
DOI
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 李树国 清华大学微电子学研究所 37 235 8.0 13.0
3 蔡啸 清华大学微电子学研究所 1 1 1.0 1.0
传播情况
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研究主题发展历程
节点文献
HMAC-MD5
FPGA
吞吐率
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
微电子学与计算机
月刊
1000-7180
61-1123/TN
大16开
1972-01-01
chi
出版文献量(篇)
9826
总下载数(次)
0
总被引数(次)
59060
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