多核处理器片上可重构Cache系统及其机制设计

• 作者: 毛志刚 王琴 章裕 谢憬
• 来源期刊: 微电子学与计算机
• 关键词: 多核 可重构 Cache 配置 缺失代价
• 年，卷（期）: 2016,（12）
• 页码范围: 1-5
• 页数: 5页
• 分类号: TN4
• 语种: 中文

摘要

针对多核处理器规模化数据访存与并行线程交叉数据使用的特性，提出了一种可重构Cache的设计方案，包含其基本硬件逻辑结构和工作机制；同时提出了一种可在线动态重构Cache结构配置字生成的DCAC配置方法。实验证明，上述设计方案配合在线配置方法工作，能有效实现多核处理器系统根据不同的应用实时地配置共享Cache的组相联度，使得近处理器内核的Cache系统有效提升了命中率，在硬件开销增加4．07％的情况下，缺失代价平均下降约16．13％，从而达到了多核处理器性能优化的目标。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	毛志刚	上海交通大学电子信息与电气工程学院	82	249	9.0	12.0
2	王琴	上海交通大学电子信息与电气工程学院	74	297	11.0	16.0
3	谢憬	上海交通大学电子信息与电气工程学院	49	118	6.0	9.0
4	章裕	上海交通大学电子信息与电气工程学院	2	1	1.0	1.0