RV32I控制单元设计与实现

• 作者: 张迅珍 李涛 梁青
• 来源期刊: 微电子学与计算机
• 关键词: RISC-V Cache DDR 三级流水线 有限状态机 Verilog HDL
• 年，卷（期）: 2018,（3）
• 页码范围: 74-78,82
• 页数: 6页
• 分类号: TP332
• 语种: 中文

摘要

针对新型开源精简指令集架构RISC-V指令集,设计了一款支持32位基本指令集的处理器(RV32I),其外围电路包含快速存储(QMEM)、高速缓存(Cache)和双倍速率同步动态随机存储器(DDR)等存储设备,主要描述其控制单元的设计与实现.设计采用经典三级流水线,即取指、译码和执行,通过有限状态机支持流水线,并且使用可综合的Verilog HDL语言描述,预留中断异常控制模块.仿真结果表明,该控制单元能够实现流水线正常稳定的运转.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	梁青	西安邮电大学电子工程学院	65	275	8.0	13.0
2	李涛	西安邮电大学电子工程学院	66	277	9.0	13.0
3	张迅珍	西安邮电大学电子工程学院	1	2	1.0	1.0