一种基于时延配置表的FPGA静态时序分析算法

• 作者: 喻伟 宋雷军 王永孟 祝周荣 陈恩耀 马海燕
• 来源期刊: 太赫兹科学与电子信息学报
• 学科: 工学
• 关键词: 现场可编程门阵列 静态时序分析 配置表 关键路径
• 年，卷（期）: 2018,（4）
• 所属期刊栏目: 微电子、微系统与物理电子学
• 页码范围: 735-741
• 页数: 7页
• 分类号: TN702
• 字数: 5354字
• 语种: 中文
• DOI: 10.11805/TKYDA201804.0735

摘要

为减小现场可编程门阵列(FPGA)关键路径的延时误差,提出一种基于时延配置表的静态时序分析算法.算法建立了一种基于单元延时与互连线延时配置表的时延模型.该模型考虑了工艺角变化对延时参数的影响,同时在时序分析过程中,通过分析路径始节点与终节点的时钟关系,实现了复杂多时钟域下的路径搜索与延时计算.实验结果表明,与公认的基于查找表的项目评估技术(PERT)算法和VTR算法相比,关键路径延时的相对误差平均减少了8.58％和6.32％,而运行时间平均仅增加了19.96％和9.59％.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	祝周荣		10	19	3.0	4.0
2	喻伟		1	1	1.0	1.0
3	陈恩耀		5	8	1.0	2.0
4	马海燕		1	1	1.0	1.0
5	宋雷军		6	4	1.0	2.0
6	王永孟		1	1	1.0	1.0