以太网IP核的FPGA验证

• 作者: 蔡玉辉
• 来源期刊: 微处理机
• 学科: 工学
• 关键词: 以太网IP核 SoC验证 软硬件协同验证 FPGA验证
• 年，卷（期）: 2020,（4）
• 所属期刊栏目: 大规模集成电路设计、制造与应用
• 页码范围: 30-32
• 页数: 3页
• 分类号: TN492
• 字数: 1050字
• 语种: 中文
• DOI: 10.3969/j.issn.1002-2279.2020.04.008

摘要

随着智能互联设备的多元化,具有以太网功能的SoC芯片得到广泛应用.片上系统开发验证技术中,FPGA原型验证是SoC芯片功能验证的有效途径,可以在设计前期及时发现设计中存在的问题.从硬件平台和软件平台两方面对基于FPGA的以太网IP核验证系统展开研究.硬件平台采用母板与子板相结合的方式,通过FMC-HPC连接,将以太网PHY、JTAG调试接口等功能集成于子板,增加硬件平台设计的灵活性.软件平台主要采用基于轻量级的LWIP协议,以有效减少代码尺寸.以此设计出的软硬件协同验证平台,可以有效缩短以太网IP核开发验证周期,降低SoC芯片的开发成本,提高产品的竞争力.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	蔡玉辉	中国电子科技集团公司第四十七研究所	1	0	0.0	0.0