40 Gb/s高速串行接口接收机模拟前端电路设计

• 作者: 吴新 赵泽亮 吴次南 王自强 李翔宇
• 学科: 工学
• 关键词: 高速串行接口 PAM4 模拟前端 连续时间线性均衡器 可变增益放大器
• 年，卷（期）: 2022,（2）
• 所属期刊栏目: 模拟与混合信号电路
• 页码范围: 114-120
• 页数: 6页
• 分类号: TN492
• 语种: 中文
• DOI: 10.19304/J.ISSN1000-7180.2021.0662

摘要

在高速接口电路中,信道对发射信号的高频分量产生很大衰减,造成接收信号产生符号间干扰(InterSym-bol Interference,ISI),接收机需要使用均衡技术来消除干扰.对于不同的衰减信道,不仅仅奈奎斯特频率处的衰减幅值不同,在奈奎斯特频率前的衰减幅频曲线也是不同的,增大均衡的调节范围可以让补偿与信道衰减更匹配.本文设计了 一款用于4电平脉冲幅度调制(4-level Pulse Amplitude Modulation,PAM4)、工作在40 Gbps的接收机模拟前端(Analog Front End,AFE).该前端由连续时间线性均衡器(Continuous Time Linear Equalizer,CTLE)、可变增益放大器(Variable Gain Amplifier,VGA)和缓冲器(Buffer)组成.CTLE采用负反馈电阻电容和电感峰化技术,10 GHz处的增益在6.01 dB至12.46 dB范围内16级可调;VGA采用电流并联的方式对等效跨导进行控制,低频增益在-4.53 dB至5.75 dB范围内16级可调,-3 dB带宽为17.6 GHz;Buffer采用类似CTLE的扩频技术,-3 dB带宽达到25 GHz.整体电路在10 GHz的均衡范围为5.98 dB至11.85 dB.AFE使用65nm CMOS工艺,电源电压为1 V,功耗为15.94 mW,版图核心面积为900 μm*300 μm.