一种8点FFT算法的逻辑电路实现

• 作者: 周宁 孙亚楠 孙飞 郑南宁
• 来源期刊: 微电子学与计算机
• 关键词: FFT Verilog 硬件描述语言
• 年，卷（期）: 2002,（11）
• 所属期刊栏目: 微电子技术
• 页码范围: 5-7,10
• 页数: 4页
• 分类号: TN311
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2002.11.002

摘要

文章讲述了一种8点FFT的verilog HDL设计实现,着重阐述了有符号的复数加/减法器的设计,并给出了整个系统仿真的结果,该设计可以在4个时钟内计算一个数据.最后该系统在Altera公司的FLEX10K的FPGA上成功地实现了综合,实验结果证明这种设计方法不但具有设计方法简单的优点,而且吞吐量可以达到2M/s的变换速度,已经完全能够满足目前一些系统的要求(如OFDM系统).

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	郑南宁	西安交通大学人工智能与机器人研究所	188	3039	29.0	46.0
2	孙飞	西安交通大学人工智能与机器人研究所	11	211	6.0	11.0
3	周宁	西安交通大学人工智能与机器人研究所	6	116	3.0	6.0
4	孙亚楠	西安交通大学人工智能与机器人研究所	5	69	4.0	5.0