VerilOg网表转化为Hspice网表的程序设计

• 作者: 杨大字 林争辉
• 来源期刊: 计算机工程
• 学科: 工学
• 关键词: Verilog Hspice 网表 单元库
• 年，卷（期）: 2002,（5）
• 所属期刊栏目: 软件技术与数据库
• 页码范围: 111-112，122
• 页数: 3页
• 分类号: TN79
• 字数: 3498字
• 语种: 中文
• DOI: 10.3969/j.issn.1000-3428.2002.05.042

摘要

在数字电路设计中,采用EDA逻辑综合工具(如Design compile)完成硬件设计流图向门级结构描述的转换.综合出来的Verilog网表将作为版图综合的输入数据.在此之前,需要对门级的Verilog网表进行模拟验证.在门级电路的仿真方面,Hspce一直有着优势.该文编写了一个软件,旨在将门级的Verilog网表转化为相应的Hspice网表,以便于用Starsim来验证电路是否能实现预期的功能.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	林争辉	上海交通大学大规模集成电路研究所	116	603	12.0	20.0
2	杨大字	上海交通大学大规模集成电路研究所	1	2	1.0	1.0