支持并行模拟的Verilog编译技术研究与实现

• 作者: 刘功杰 李思昆 李暾 郭阳
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: Verilog并行模拟 模拟核心库 Verilog编译
• 年，卷（期）: 2002,（16）
• 所属期刊栏目: 会议论文精选
• 页码范围: 184-187
• 页数: 4页
• 分类号: TP391.7
• 字数: 4306字
• 语种: 中文
• DOI: 10.3321/j.issn:1002-8331.2002.16.064

摘要

并行HDL模拟是加速大型复杂的VLSI系统模拟验证的有效方法,支持并行模拟的HDL编译技术是其中的关键技术.文章提出了一种支持并行模拟的Verilog编译技术,编译器将Verilog描述转换成C++代码,最后与并行模拟核心库编译链接生成可执行并行程序.文章将主要介绍编译器构成、代码生成方法和并行模拟核心库,该技术已经在并行Verillog模拟器PraVer上实现.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	郭阳	国防科学技术大学计算机学院	39	252	9.0	14.0
2	李暾	国防科学技术大学计算机学院	29	182	7.0	12.0
3	李思昆	国防科学技术大学计算机学院	133	1339	18.0	31.0
4	刘功杰	国防科学技术大学计算机学院	4	7	1.0	2.0