基于3DES的跳频序列族构造方法的VLSI实现

• 作者: 常义林 李赞 蔡觉平 金力军
• 来源期刊: 西安电子科技大学学报(自然科学版)
• 学科: 工学
• 关键词: 分组密码 跳频序列 VHDL(VHSIC Hardware Description Language) VLSI(Very Large Scale Integrated circuits)
• 年，卷（期）: 2004,（4）
• 页码范围: 501-504,580
• 页数: 5页
• 分类号: TN914.41
• 字数: 2069字
• 语种: 中文
• DOI: 10.3969/j.issn.1001-2400.2004.04.003

摘要

基于3DES的迭代型分组密码产生的跳频序列具有好的安全性、随机性、均匀性及频率间隔特性等性能指标,利用VHDL语言有限状态机的设计方法,自顶而下进行系统的模块划分,通过状态机的逐层嵌套和模块的相互调用,完成了基于3DES的跳频序列族构造方法的VLSI实现.测试结果表明,使用ALTERA FLEX10K20开发的跳频加密芯片在1.5?MHz～24?MHz的时钟范围内,均能满足2?000跳/秒的高速跳频要求,并且具有运算速度快、占用资源少、输入方式灵活等特点,开发出的芯片已应用于高速跳频通信系统中.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	常义林	西安电子科技大学综合业务网国家重点实验室	107	984	18.0	25.0
2	李赞	西安电子科技大学综合业务网国家重点实验室	59	412	11.0	17.0
3	蔡觉平	上海交通大学电子工程系	8	119	5.0	8.0
4	金力军	西安电子科技大学综合业务网国家重点实验室	44	325	9.0	16.0