一种基于FPGA的3DES加密算法实现

• 作者: 任芳 杨承睿 陈雷华
• 来源期刊: 西安工程大学学报
• 关键词: FPGA:3DES算法 VHDL 有限状态机:流水线技术
• 年，卷（期）: 2011,（4）
• 所属期刊栏目: 机电工程·计算机技术
• 页码范围: 555-559
• 分类号: TP309.7
• 语种: 中文
• DOI: 10.3969/j.issn.1674-649X.2011.04.024

摘要

为了满足大量连续数据加解密的要求以及提高加密算法安全性的要求,采用有限状态机和流水线等关键技术,设计并实现了基于FPGA的3DES加密算法的加密电路.在Xilinx Virtex4系列的FPGA平台上采用ISE 10.1开发工具实现仿真验证和逻辑综合.结果表明,3DES加密系统的加解密速度可以达到860.660Mb/s,提高了加解密速度,并且有效减少了资源占用率.最终,系统可广泛应用于网络安全产品及其他安全设备中.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杨承睿		10	26	3.0	4.0
2	任芳		16	61	4.0	7.0
3	陈雷华		4	52	2.0	4.0