Verilog-VHDL翻译器设计与实现

• 作者: 刘明业 胡燕翔
• 来源期刊: 计算机辅助设计与图形学学报
• 学科: 工学
• 关键词: Verilog VHDL 翻译 模拟语义 模拟时序模型
• 年，卷（期）: 2004,（8）
• 所属期刊栏目: VLSI设计与测试及电子设计自动化
• 页码范围: 1074-1079
• 页数: 6页
• 分类号: TP391.2
• 字数: 5705字
• 语种: 中文
• DOI: 10.3321/j.issn:1003-9775.2004.08.009

摘要

在对Verilog和VHDL两种语言进行全面分析比较的基础上,依据统一的模拟时序模型和设计引用层次,采用模拟语义制导的方法完成从Verilog描述向VHDL描述的翻译转换.在保持功能等价和可综合性的同时,减少对语法和描述风格的限制.最后给出一些典型翻译实例.