一种嵌入式处理器的动态可重构Cache设计

• 作者: 张毅 汪东升
• 来源期刊: 计算机工程与应用
• 学科: 工学
• 关键词: 高速缓存 嵌入式处理器 动态可重构 命中率
• 年，卷（期）: 2004,（8）
• 所属期刊栏目: 学术探讨
• 页码范围: 94-96,232
• 页数: 4页
• 分类号: TP3
• 字数: 3655字
• 语种: 中文
• DOI: 10.3321/j.issn:1002-8331.2004.08.032

摘要

一般的处理器芯片都有片上高速缓存Cache,它一般是由固定大小的一级Cache(L1)和二级Cache(L2)构成,文章介绍了一种在嵌入式处理器设计中实现的动态可重构Cache.动态可重构Cache的思想最早是罗彻斯特大学(University of Rochester)的学者在他们的一篇关于存储层次的论文[1]中提出的,当时主要是针对高性能的超标量通用处理器.在此嵌入式处理器设计过程中,笔者创造性地继承了这一思想.通过增加少量硬件以及编译器的配合,在嵌入式处理器中L1 Cache和L2 Cache总体大小不变的情况下,L1 Cache和L2Cache的大小可以根据具体的应用程序动态配置.通过时高速缓存的动态配置,不仅可以有效地提高Cache的命中率,还能够有效降低处理器的功耗.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	张毅	清华大学计算机科学与工程系	120	2544	28.0	48.0
2	汪东升	清华大学计算机科学与工程系	74	1037	18.0	29.0