基于逻辑努力的CMOS串行传输链延迟时间的优化分析与模拟

• 作者: 刘宁宁 张强 王进军 田泽 马小龙
• 来源期刊: 微电子学与计算机
• 关键词: 逻辑努力 电气努力 延迟时间
• 年，卷（期）: 2006,（12）
• 页码范围: 182-185,188
• 页数: 5页
• 分类号: TN4
• 语种: 中文
• DOI: 10.3969/j.issn.1000-7180.2006.12.054

摘要

基于逻辑努力(Logic Effort)分析优化了CMOS串行传输链延迟时间,给出了HSPICE模拟结果.结果表明.当逻辑链中每一级逻辑门具有相同的gihi,可以减小链的延迟时间,并且链中逻辑门的个数N≈lnF/ln(0.71p+2.82)时,通过逻辑链的总延迟可以进一步减小.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王进军	西北大学信息科学与技术学院	8	44	5.0	6.0
2	田泽	西北大学信息科学与技术学院	28	261	10.0	15.0
3	张强	西北大学信息科学与技术学院	19	85	6.0	8.0
4	马小龙	西北大学信息科学与技术学院	1	3	1.0	1.0
5	刘宁宁	西北大学信息科学与技术学院	2	7	2.0	2.0