基于Verilog HDL语言的新型抢答器设计

• 作者: 周奇 王延群 王晓春 王立伟
• 来源期刊: 现代仪器与医疗
• 关键词: 抢答器 Verilog HDL 层次化和模块化 FPGA 验证
• 年，卷（期）: 2008,（5）
• 所属期刊栏目: 研制与开发
• 页码范围: 43-46
• 页数: 4页
• 分类号: TP3
• 语种: 中文
• DOI: 10.3969/j.issn.1672-7916.2008.05.013

摘要

本文提出一种基于Verilog HDL语言的抢答器设计方法.该设计实现有三组输入,具有抢答倒计时功能,对各抢答小组成绩进行加减操作并显示的抢答器.文中介绍抢答器设计架构、硬件电路和控制程序的设计方法.该抢答器采用Verilog HDL语言模块化和层次化的思想,使设计十分简单,能够广泛应用于各种竞赛中.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王晓春	中国医学科学院生物医学工程研究所	16	47	4.0	6.0
2	王立伟	中国医学科学院生物医学工程研究所	13	13	2.0	2.0
3	王延群	中国医学科学院生物医学工程研究所	25	78	5.0	7.0
4	周奇	中国医学科学院生物医学工程研究所	2	3	1.0	1.0