VHDL语言中配置语句的使用探讨

• 作者: 杜世民 杨润萍
• 来源期刊: 电脑知识与技术：学术交流
• 学科: 工学
• 关键词: VHDL 配置 全加器
• 年，卷（期）: dnzsyjsxsb_2008,（5）
• 页码范围: 752-755
• 页数: 4页
• 分类号: TP311

摘要

配置是VHDL语言的一个基本设计单元，用来为设计实体指定综合或仿真时采用的结构体。论文结合教学实际讨论了VHDL语言中配置语句的常用的三种用法：默认配置、元件配置和结构配置。论文首先论述了每种配置语句的格式，然后以数字电路中的半加器和全加器的VHDL描述为例，说明每种配置语句格式的使用方法。最后对论文内容进行归纳并得出几点结论。论文对VHDL语言教学及基于VHDL层次化电路设计都具有一定的指导意义。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	杜世民	宁波大学科学技术学院	26	111	4.0	9.0
2	杨润萍	宁波大学科学技术学院	22	119	4.0	10.0