高速浮点运算单元的FPGA实现

• 作者: 张小妍 邵杰
• 来源期刊: 信息化研究
• 学科: 工学
• 关键词: 浮点运算 FPGA 流水线技术
• 年，卷（期）: 2009,（11）
• 所属期刊栏目: 研究与设计
• 页码范围: 24-27,30
• 页数: 5页
• 分类号: TN911.72
• 字数: 2273字
• 语种: 中文
• DOI: 10.3969/j.issn.1674-4888.2009.11.007

摘要

运用流水线技术对单精度浮点乘法和加法运算单元进行了优化设计.浮点加法器采用了改进的双路径结构,重点对移位单元和前导1检测单元的结构进行了优化.浮点乘法器在对被乘数进行Booth编码后,采用改进的4-2压缩器构成Wallace树,在简化逻辑的同时,提高了系统的吞吐率.经过仿真验证,在Virtex-4系列FPGA(现场可编程门阵列)上,浮点加法器的最高运行速率达到405 MHz,浮点乘法器的最高运行速率达到429 MHz.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	邵杰	南京航空航天大学信息科学与技术学院	12	116	6.0	10.0
2	张小妍	南京航空航天大学信息科学与技术学院	1	19	1.0	1.0