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手把手教你学CPLD、FPGA设计(十四)-时序逻辑电路的设计实验
手把手教你学CPLD、FPGA设计(十四)-时序逻辑电路的设计实验
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摘要：
时序逻辑电路的输出是与时序(时钟)是有关联的,前面介绍的触发器就是一种最简单的时序逻辑电路.
推荐文章
时序逻辑电路设计时的状态化简
状态等效
等效类
隐含表
一种基于时序逻辑电路的延时开关设计
时序逻辑电路
延时开关
状态机化简
D触发器
基于可编程计数器的时序逻辑电路设计
可编程计数器
二进制时序
非二进制时序
逻辑设计
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引文网络
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研究主题发展历程
节点文献
时序逻辑电路
FPGA设计
CPLD
设计实验
把手
触发器
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
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期刊影响力
电子世界
主办单位：
中国电子学会
出版周期：
半月刊
ISSN：
1003-0522
CN：
11-2086/TN
开本：
大16开
出版地：
北京市
邮发代号：
2-892
创刊时间：
1979
语种：
chi
出版文献量（篇）
36164
总下载数（次）
96
总被引数（次）
46655
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