分簇处理器中分簇投机的L0 Cache设计

• 作者: 尹捷明 杨兵 毛志刚 陈晓
• 来源期刊: 微电子学与计算机
• 关键词: 分簇处理器 Cache结构 投机访问
• 年，卷（期）: 2010,（7）
• 页码范围: 15-20
• 分类号: TP368.1
• 语种: 中文

摘要

处理器分簇技术是进一步提高超标量处理器性能的一种有效手段,实现了更大指令窗口和发射宽度的同时对Cache系统提出了严峻要求,需要一种访存延迟更小、扩展性更强的Cache结构.采用分簇投机的LO Cache结构,处理器在访存时投机访问各簇内简单快速的LO Cache,较好地隐藏了下级Cache的访问延迟.仿真结果显示在8簇的分簇处理器中,采用4kB,2路组相连的分簇L0 Cache后处理器性能平均提升5.6%,在部分测试程序中达到20%以上.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	毛志刚	哈尔滨工业大学微电子中心	58	658	14.0	23.0
2	陈晓	哈尔滨工业大学微电子中心	7	58	3.0	7.0
3	杨兵	哈尔滨工业大学微电子中心	9	18	2.0	3.0
4	尹捷明	哈尔滨工业大学微电子中心	1	1	1.0	1.0