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摘要:
随着集成电路工艺的等比例缩小,互连线延迟相对门延迟增加,导致报文在片上网络路由器之间的传输需要多个时钟周期.但是,在基于信用点流控策略中,物理链路中的寄存器在发生拥塞时不能够缓冲报文.因此,本文提出了一种自适应的通道双缓冲结构,能够在发生拥塞时缓冲报文.通过门级电路的设计和分析,根据逻辑努力方法建立了CDB的延迟模型.延迟模型的准确性利用Synopsys时序分析工具Prime Time在TSMC的65nm工艺库下被验证,两者相差不超过一个(τ)4.结果表明,在32nm工艺下,1mm长的半全局互连线通道双缓冲(CDB)和简单流水线(SPLS)所需要的级数相同.
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文献信息
篇名 一种面向片上互连的自适应通道双缓冲延迟模型
来源期刊 计算机工程与科学 学科 工学
关键词 片上网络 通道双缓冲 延迟模型
年,卷(期) 2012,(9) 所属期刊栏目 计算机体系结构
研究方向 页码范围 58-63
页数 分类号 TP332
字数 3949字 语种 中文
DOI 10.3969/j.issn.1007-130X.2012.09.011
五维指标
作者信息
序号 姓名 单位 发文数 被引次数 H指数 G指数
1 齐树波 3 4 1.0 2.0
2 李晋文 2 3 1.0 1.0
3 乐大珩 2 3 1.0 1.0
4 赵天磊 1 0 0.0 0.0
5 张民选 8 17 3.0 3.0
传播情况
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引文网络
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二级参考文献  (0)
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参考文献  (1)
节点文献
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2007(1)
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2012(0)
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研究主题发展历程
节点文献
片上网络
通道双缓冲
延迟模型
研究起点
研究来源
研究分支
研究去脉
引文网络交叉学科
相关学者/机构
期刊影响力
计算机工程与科学
月刊
1007-130X
43-1258/TP
大16开
湖南省长沙市开福区德雅路109号国防科技大学计算机学院
42-153
1973
chi
出版文献量(篇)
8622
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11
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