基于M4结构的混合逻辑全加器设计

• 作者: 夏银水 王士恒 钱利波
• 来源期刊: 深圳大学学报（理工版）
• 学科: 工学
• 关键词: 集成电路技术 全加器 运算电路 混合逻辑 低能耗 延时 功耗延时积
• 年，卷（期）: 2014,（5）
• 所属期刊栏目: 【电子与信息科学】
• 页码范围: 479-486
• 页数: 8页
• 分类号: TN4|TN431.2
• 字数: 4478字
• 语种: 中文
• DOI: 10.3724/SP.J.1249.2014.05479

摘要

针对全加器速度和功耗日益突出的矛盾，提出一种基于M4结构的混合逻辑全加器( HLM4-FA)设计方案。通过两个独立的部分分别产生输出信号，减小电路模块间内部信号的输出负载，优化器件的延时。针对不同的模块，采用混合逻辑设计方法，克服单一逻辑设计电路的局限性，降低电路的功耗，从而降低全加器的功耗延时积。与Hybird、 Hybird_CMOS和SR_CPL_Buffer全加器相比，延时和功耗延时积减小分别达33%和37%，有效节省了电路能耗。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	夏银水	宁波大学信息科学与工程学院	101	345	9.0	13.0
2	王士恒	宁波大学信息科学与工程学院	1	1	1.0	1.0
3	钱利波	宁波大学信息科学与工程学院	6	18	1.0	4.0