LDPC码硬件仿真平台的FPGA实现

• 作者: 沙金
• 来源期刊: 南京大学学报（自然科学版）
• 关键词: LDPC码 误码平底 解码器 架构 FPGA
• 年，卷（期）: 2014,（3）
• 页码范围: 325-329
• 页数: 5页
• 字数: 3054字
• 语种: 中文
• DOI: 10.13232/j.cnki.jnju.2014.03.011

摘要

低密度奇偶校验(LDPC)码的误码平底现象一直是研究的热点。软件仿真评估 LDPC码的纠错能力大约能达到200 kbps左右的吞吐率,需要10 h才能仿真到10-7水平。基于硬件加速技术的性能仿真能够大大加快仿真速度,可以比软件仿真快10000倍以上,使误码平底的实验研究成为可能。本文采用 FPGA实现了 LDPC码的硬件仿真平台,整个系统的吞吐率达120 Mbps,使仿真速度大大提升。给出了硬件仿真系统的整体架构以及编码器,解码器,高斯白噪声产生器等主要模块的结构和资源消耗。

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	沙金	南京大学电子科学与工程学院微电子设计研究所	11	41	4.0	5.0